第2章 信号、接口和引脚（xilinx zynq-ag凯发k8国际
注：本文为笔者自己翻译的xilinx zynq-7000 soc ug-585官方文档，文档版本ug585 (v1.12.2) july 1, 2018
文章目录
- 第2章 信号、接口和引脚
- 2.1 介绍
- 2.2 电源引脚
- 2.3 ps i/o引脚
- 2.4 ps-pl电平转换器使能
- 2.5 ps-pl mio-emio信号和接口
- 2.5.1 i/o外围（iop）接口映射
- 2.5.2 iop接口连接
- 2.5.3 mio引脚分配注意事项
- 2.5.4 mio-at-a-glance表
- 2.5.5 mio信号映射
- 2.5.6 默认逻辑等级
- 2.5.7 mio引脚电气特性
- 2.6 ps-pl axi接口
- 2.7 ps-pl 其他信号
- 2.7.1 时钟和复位
- 2.7.2 中断信号
- 2.7.3 事件信号
- 2.7.4 空闲axi, ddr紧急/异常，sram中断信号
- 2.7.5 dma请求/应答信号
- 2.8 ps-pl i/o引脚
本章介绍了zynq-7000 soc设备中用户可见的信号和接口。如图2-1所示，接口和信号组成了几个主要的组。zynq-7000 soc设备包含一个处理系统（ps）和一个基于xilinx artix-7 或 kintex-7 的可编程逻辑（pl）模块。
2.1.1 注意
7z007s和7z010 clg225设备
7z007s单核和7z010 双核clg225设备（225引脚封装）支持32个mio引脚和最多一个通过mio引脚的以太网接口。在 2.5.4 mio-at-a-glance table中介绍了该mio表。一个或两个以太网控制器可以映射到pl侧逻辑中。
ps-pl电平转换
所有在ps和pl之间传输的信号和接口都要穿过一个电压边界。这些输入和输出信号通过电压电平转换器进行映射，在pl的上电和断电顺序期间，必须启用和禁用电压电平转换器。更多关于电平转换器的信息，可以参考 2.4 ps-pl电平转换器使能 。
引脚时序和电压规范
可从zynq-7000 soc说明书中获取引脚时序和电压规范。
虽然ps和pl的供电是完全独立的，但是无论pl供电何时激活，ps的供电都必须存在。pl上电需要保证与ps的por复位信号有明确的延时关系。更多参数可以参考 6.3.3 bootrom performance: ps_por_b de-assertion guidelines, page 179。
ps包含一个独立的ddr i/o供电和2个独立的mio电压模块。电源引脚汇总在 表格2-1 中。电压时序和电气性质在 zynq-7000 soc说明书中有介绍。还可以从 zynq-7000 soc封装和引脚文档中获取更多信息。
ps信号引脚汇总如图2-2所示。
注意！对于mio引脚，允许的vin高电平电压取决于slcr的设置。mio_pin_xx[io_type] 和 [disablercve]位。这些限制和所有i/o引脚的限制都在zynq-7000 soc说明书中介绍。超出限制可能会损坏输入缓存。
7z007s和7z010设备
7z007s单核和7z010双核clg225设备（225引脚封装）比其他zynq-7000 soc设备的引脚更少（如表格2-2所示）。ddr和mio引脚的详细参数介绍在 第10章 ddr存储控制器 和 2.5.3 mio引脚分配注意事项中。更多关于clg225设备的信息在 1.1.3 notices 中。
所有在ps和pl之间传输的信号和接口都要穿过一个电压边界。这些输入输出信号通过电平转换器映射。大多数电平转换器在slcr.lvl_shftr_en寄存器使能。一些ps-pl传输信号电平转换器的使能是pl的供电状态控制的。这包含xadc、pl、mio jtags、pcap接口和其他模块。
电平转换器的使能和禁止必须在pl上电和断电时序中进行管理，以免造成ps模块中产生与逻辑无关的电平转换。电平转换器要在pl断电前禁止。同样，电平转换器要在pl上电后、信号未使用前使能。ps必须上电才能对pl逻辑极性编辑。
示例：上电时序
示例：上电时序
贴士：从功能上讲，在pl完全配置之前，使能电平转换器是没有意义的。在pl全局信号没有标识电平转换器使能安全之前，ps不会允许其使能。pl完全编辑完毕后，pl done信号变为高电平。pl done信号作为decv子系统的中断被跟踪。
由于mio引脚的数量有限，mio对于i/o外围连接来说是基本的。软件编程可以将i/o信号映射到mio引脚。i/o外围信号也通过emio可以映射到pl（包括pl设备引脚）。这有助于访问更多的设备引脚（pl引脚），还可以允许i/o外围控制器连接pl用户逻辑接口。如图2-2。
2.5.1 i/o外围（iop）接口映射
i/o控制器信号的i/o多路复用是不同的；也就是说，有的iop信号只能在mio引脚接口使用，有的信号可以通过mio和emio使用，有的信号只能通过emio使用。每个i/o外围的映射能力如 表2-3 所示。每个iop的详细信息都包含在描述iop的章节中。mio引脚分配的可能性在第2.5.4节mio-at-a-glance表中说明。
注意：iop接口的i/o信号必须作为一组来映射；也就是说，信号不能拆分和映射到不同的mio引脚组。比如，spi0 sck映射到mio引脚40，那么spi0其他的引脚必须映射到mio引脚41到45。同样，同一个iop接口的信号不能分别映射到mio和emio。另外，iop接口中没有使用的信号不必映射。不用的信号可以配置成一个gpio。
2.5.2 iop接口连接
对于大多数外设，i/o信号可以映射的位置是很灵活的。映射能力如 图2-4 所示。例如，xps设计软件中为can提供了12种可以映射的mio接口或者选择一个emio接口途径。外设系统连接框图如 图2-3 所示。
除了usb以外，大多数ps外设的i/o信号都既可以通过mio映射到ps引脚，也可以通过emio映射到pl引脚。除了千兆以太网外，大多数外设都可以在mio和emio之间保持相同的协议。为了减少引脚数量，一个4位rgmii接口通过mio运行在250mhz数据速率（一个双倍的速率为125mhz）。通过emio映射，包含一个运行在125mhz数据速率的8位gmii接口。对于usb、quad-spi和smc接口通过emio映射到pl是不可用的。
在互连方面，usb、以太网和sdio外设连接到了中心互连以便服务6个dma主机。软件通过ahb互连可以访问只有从机功能的quad-spi和smc外设。通过apb总线可以访问gpio、spi、can、uart、和i2c只存控制器。除了sdio控制器，所有的控制和状态寄存器都有2个apb接口通过apb互连访问。这种结构设计用来平衡每个控制接口的带宽。
2.5.3 mio引脚分配注意事项
通常每个引脚只能分配一个功能。一个例外是双重使用启动模式捆绑电阻（mio[2:8]）
重要提示：有几个重要的mio引脚分配注意事项。mio-at-a-glance表、接口映射表以及这些管脚分配注意事项在执行管脚规划时非常有用。
接口频率：接口的时钟频率通常取决于设备的速度等级以及接口是通过mio还是emio映射。每个接口可能的映射途径在 表2-3 中列出。zynq-7000 soc说明书中定义了可用于每个速度等级和映射路径的最大时钟频率。
两个mio电压模块：mio管脚分为两组独立配置的i/o缓冲器：bank 0，mio[15:0]和bank 1，mio[53:16]。信号电压最初配置是使用vmode boot模式指定引脚的。每个组可配置为1.8v信号或2.5v/3.3v。
boot模式指定引脚：除了作为引导模式引脚使用外，这些引脚还可以分配给i/o外围设备。mio引脚[8:2]，定义了引导设备、初始pll时钟旁路模式和mio组的电压模式（vmode）。在ps_por_b复位信号解除激活之后，对指定引脚进行几个ps_clk时钟周期的采样。电路板设计使用20kω上拉和下拉电阻将这些信号连接到vcc或接地。有关引导模式引脚设置的更多信息，请参阅 第6章引导和配置 。
i/o缓存输出使能控制：每个mio i/o缓冲器的输出使能由三态覆盖控制位的设置、所选信号类型（仅输入或不输入）和外围控制器的状态的组合来控制。三态覆盖位可以从以下两个位置中的任意一个进行控制：slcr.mio_pin_xx [tri_enable] 寄存器位或slcr.mio_mst_tri寄存器位。这些位控制同一个触发器，以帮助控制i/o缓冲器的三态信号。当三态覆盖控制位 = 0，且信号为只输出或i/o外设期望驱动一个配置为i/o的信号时，i/o缓存会使能。
从sd卡启动：bootrom希望sd卡连接到mio引脚40到45（sdio0接口）。
静态内存控制器（smc）接口：一个设计中只能使用一个smc内存接口。smc控制器消耗许多mio管脚，smc内存接口都不能路由到emio。
比如，一个8位nand flash被使用，则则quad spi不可用，并且测试端口限制为8位。如果使用了16位nand闪存，则会消耗额外的管脚，以太网0不可用。sram/nor接口消耗高达70%的mio引脚，消耗了以太网和usb 0接口。
sram/nor高位地址引脚是可选的，适合于所连接的设备。还要注意，smc接口横跨两个mio电压组。
quad-spi接口：如果要使用quad spi内存子系统，则必须使用内存较低的quad spi接口（qspi_0）。高位接口（qspi_1）是可选的，仅用于双存储器排列（并行或堆叠）。不要单独使用quad-spi 1接口。
mio 引脚[8:7]为输出：这些mio引脚只能作为输出。gpio通道7和8只能配置为输出。
7z007s和7z010 clg225设备上的mio引脚：7z010双核和7z007s单核clg225设备有32个mio引脚：0:15、28:39、48、49、52和53。所有其他的zynq-7000 soc设备包含54个mio引脚，且所有的设备都有一样的emio接口功能。详细信息参考 1.1.3 notices。
7z007s和7z010设备可用的32个mio引脚限制的ps功能：
- 通过mio的一个usb或以太网控制器
- 不能通过sd卡引导启动
- 没有nor/sram接口
- nand flash限制为8位
2.5.4 mio-at-a-glance表
表2-4以简洁的格式显示mio信息，以便于参考；灰色方框表示在clg225封装（7z010双核和7z007s单核设备）的设备中不可用的信号。有关背景信息，请参阅章节ps-pl mio-emio信号和接口。本节还包括重要的管脚分配注意事项。每个mio引脚都可以用作gpio。引脚0-31被gpio bank0控制。引脚32-53被gpio bank1控制。mio7和mio8只能用作输出。
2.5.5 mio信号映射
通过mio的信号路由由位于slcr寄存器组中的mio_pin_[53:0]配置寄存器控制。mio使用四级复用将各种输入和输出信号复用和解复用到mio管脚，如图2-4所示。高速数据信号（如用于千兆以太网的rgmii和用于usb的ulpi）只通过一个多路复用器级进行映射。较慢的信号（如uart和i2c端口）通过所有四个多路复用器级进行路由。每个mio管脚的映射由每个mio管脚寄存器中的多个位字段独立控制。
使用can_mioclk_ctrl寄存器，可以将任何mio引脚编程为外部can控制器参考时钟。
2.5.6 默认逻辑等级
当其他源既没有映射到mio，又没有映射到emio，i/o外设的输入会驱动到默认值。如果某个输入被映射到emio，但是pl未上电，i/o外设同样会被驱动为默认值。（如图2-5）
对于只能映射到mio的信号，如果多路复用没有映射，引脚将驱动未默认值。
当mio多路复用器未将信号映射至mio引脚（信号默认为emio接口）且信号被编程为通过emio映射时，mio-emio信号被驱动为默认信号输入，但pl既不能驱动信号（未配置）也不能驱动信号（断电）。
默认输入信号逻辑电平设计为对i/o外设无害。作为预防措施，不使用时也应禁用相关的外围核心。每个i/o外设章节中的信号表中显示逻辑电平。
2.5.7 mio引脚电气特性
mio引脚寄存器包括位字段，用于控制每个i/o缓冲器（gpiob）的电气引脚特性。其包括i/o缓冲信号电压、转换率、3态控制、上拉电阻和hstl使能。这些参数汇总在 table2-5 。要获取更加详细的参数信息可以参考zynq-7000 soc的说明书（data sheet）。
**注意：**hstl接收器只有在gem以太网phy接口是有用的。
注意！允许的vin高电平电压取决于slcr.mio_pin_xx[io_type] 和 [disablercvr] 数据位的设置。这些限制在zynq-7000 soc说明书（data sheet）中有定义。超出限制时，可能会损坏输入缓冲区。
vref源注意事项
用于hstl信号的vref管脚可以来自内部或外部源。用户应根据系统设计需要选择使用。slcr.gpiob_ctrl [vref_sw_en]寄存器位控制参考源的选择。
axi接口的ps侧基于axi 3接口规范。每个接口由多个axi通道组成。接口汇总见 table 2-6 。超过一千个信号被用来实现这九个pl axi接口。
注意：在pl逻辑通信发生前，pl电平转换器应该通过vl_shftr_en使能。详细参考 2.7.1 时钟和复位。
可编程逻辑接口组包含ps和pl之间的各种接口。一个输入由pl驱动，一个输出由ps驱动。信号可能有后缀，其中“n”后缀表示低电平有效信号；否则信号为高电平有效信号。“tn”后缀表示一个激活的低3态使能信号，是对pl的输出。输出到pl的信号总是被驱动到高电平或低电平状态。
ps-pl信号组如 table 2-7 所示。
**注意：**在pl逻辑通信发生前，pl电平转换器应该通过vl_shftr_en使能。详细参考 2.7.1 时钟和复位。
2.7.1 时钟和复位
时钟
ps时钟模块向pl提供四个频率可编程时钟（fclk），它们沿ps–pl边界物理分布。时钟也可以单独控制。fclk时钟可以映射到pl时钟缓冲器作为频率源。
注意：在四个pl时钟中的任何一个和任何其它ps-pl信号之间没有必然的定时关系。每个时钟都可以独立配置和运行。fclkclktrign[3:0]信号目前暂不支持，它们必须在pl侧接地。fclk时钟在 第25章 时钟 中有详细描述。
复位
ps复位子系统提供4个到pl的复位信号。这些信号由寄存器slc.fpga_rst_ctrl slcr[fpga[3:0]_out_rst位写入的数据控制。这些复位信号可以独立配置，且完全独立于pl时钟和ps-pl信号。ps复位子系统在 第26章 复位 中有详细描述。
pl时钟和复位汇总在 table 2-8 中。
2.7.2 中断信号
来自ps（处理系统）i/o外设（iop）的中断被映射到pl，且异步地匹配到fclk时钟。在另一个方向上，pl可以异步地匹配多达20个中断到ps侧。其中16个中断信号作为外设中断映射到中断控制器，每个中断信号都可以设置一个优先级并映射到一个或两个cpu。其余四个pl中断信号被反转并直接映射到nfiq和nirq中断，然后发送到中断控制器的专用外设中断（ppi）单元。两个cpu都有一个nfiq和nirq中断。pl到ps和ps到pl的中断在 table 2-9 中列出。中断信号详细信息 在第7章 中断 中有介绍。
2.7.3 事件信号
ps支持处理发送到pl或接受自pl的事件（见 table 2-10）。这些信号与ps和fclk时钟是异步的。关于这些信号的详细信息可以参考 第三章 应用处理单元 （chapter 3, application processing unit）。
2.7.4 空闲axi, ddr紧急/异常，sram中断信号
发送到ps的空闲axi信号用于指示pl中没有未完成的axi事务。它不能从任何寄存器读取。这些信号由pl驱动，其是通过确保所有pl总线设备空闲来启动ps总线时钟关闭的条件之一。
ddr紧急/异常信号用于向ps ddr内存控制器的四个axi端口的ddr仲裁发出严重内存不足情况的信号。miosramint信号用于警告pl静态存储器控制器已触发中断。
2.7.5 dma请求/应答信号
有四组dma控制器流量控制信号可供使用，其中通过m_axi_gp接口连接的pl从机最多有四个（见table 2-11）。这四组流量控制信号对应于dma通道4到7，详细数据见 第9章dma控制器。
pl i/o引脚的汇总详见 table 2-13。更多信息请参考适用的zynq-7000 soc说明书（data sheet）和zynq-7000 soc封装和引脚文件。
有关千兆位串行收发器引脚的更多信息，请参阅ug476，7系列fpga gtx收发器用户指南中的引脚描述和设计指南部分。（四到十六收发器可用于基于kintex的zynq 7z030、7z035、7z045和7z100设备。）
7z007s和7z010硬件注意事项
clg225封装中的设备（7z010双核和7z007s单核设备）的引脚比其他zynq-7000 soc设备少。对于这些设备，dxn与地相连，bank 34有46个i/o，bank 35有8个i/o。该设备的xadc信号也只有四对。
注意：允许的vin高电平电压在zynq-7000 soc说明书（data sheet）中有定义。超出限制时，可能会损坏输入缓冲区。
说明：纯人工翻译费时费力、而且意义不大。大多数翻译采用的是翻译软件 人工校对，对于笔者本人的学习和理解已经足够。如果需要准确理解，请看官方英文原始文档。
总结
以上是ag凯发k8国际为你收集整理的第2章 信号、接口和引脚（xilinx zynq-7000 soc ug-585文档）的全部内容，希望文章能够帮你解决所遇到的问题。
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